超前进位加法器?怎样用Verilog HDL 实现8位超前进位加法器本人需要完成《基于Verilog HDL的8位超前进位加法器的实现》有资料的发送到本人的邮箱里 我将提问多条信息,争取让各位提供资料的好
来源:学生作业帮助网 编辑:作业帮 时间:2024/06/28 14:41:30
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其实如果是使用synthesis工具,它会自动根据你的时序、面积要求来选择最合适的adder.不过这个题目是要你手动去展开.以3-bit的无符号a[2:0], b[2:0]相加等于3-bit的无符号c[3:0]为例:
c[3:0] = a[2:0] + b[2:0];
逻辑方程可以展开为:
c[0] = a[0] ^ b[0];
c[1] = (a[0] & b[0]) ^ a[1] ^ b[1];
c[2] = ( (a[0] & b[0] & a[1]) | (a[0] & b[0] & b[1]) | (a[1] & b[1]) ) ^ a[2] ^ b[2];
c[3] = ( (a[0] & b[0] & a[1]) | (a[0] & b[0] & b[1]) | (a[1] & b[1]) ) & ( a[2] | b[2]) | (a[2] & b[2]);
照此处理,推进到8-bit的输入.